Swamy, Srikanta M. N.

Algorithmes de traitement du signal avec implémentations ASIC et FPGA Ce programme concerne divers algorithmes de traitement des signaux et leurs implémentations ASIC et FPGA, ainsi que le développement de circuits numériques CMOS à mode mixte à grande vitesse et à faible consommation. Sur la base du système des nombres résiduels, des algorithmes pour la conception de filtres FIR efficaces et d’encodeurs/décodeurs de chaos sont en cours de développement. Ils seront mis en œuvre à l’aide de techniques ASIC et FPGA. Un Viterbi adaptatif utilisant un décodage en treillis fortement connecté de codes de convolution binaires est en cours de développement. Une implémentation FPGA de l’algorithme proposé sera réalisée sur la base d’une architecture de réseau systolique afin de valider les spécifications du prototype de codeur de Viterbi. Un autre sous-projet de ce programme vise à développer des filtres en mode courant à partir de filtres en mode tension bien connus, et à les mettre en œuvre à l’aide de techniques ASIC.