Titre:
Un flot de conception UML vers VHDL pour applications de traitement du signal systématique implémentées sur FPGA à base d'Ingénierie Dirigée par les Modèles
Conférencier:
Dr. Sébastien Le Beux ,
Université de Lille, France
Lieu:
Université de Montréal ,
Pavillon André Aisenstadt, Salle 3195
Date et heure:
vendredi le 11 janvier 2008 de
10:30 à 11:30
Résumé:
Lors de ce seminaire, nous présentons un flot de conception pour les applications de traitement du
signal systématique implémentées sur FPGA. Nous utilisons l'Ingénierie Dirigée par les Modèles (IDM)
pour la mise en oeuvre de ce flot de conception dont la spécification des applications est décrite en
UML.
Nous proposons un metamodèle isolant les concepts utilisés au niveau RTL. Ces concepts sont extraits
d'implémentations matérielles dédiées de tâches à fort parallélisme de données. Par ailleurs, ce
métamodèle considère la technologie d'implémentation FPGA et propose différents niveaux
d'abstraction d'un même FPGA. Les niveaux d'abstraction ainsi obtenus permettent un raffinement des
implémentations matérielles.
Notre flot de conception permet la transformation d'une application modélisée à haut niveau
d'abstraction vers un modèle RTL. En fonction des contraintes de surface disponibles (technologie
FPGA), le processus de transformation optimise le déroulement des boucles et le placement des
tâches sur FPGA. A partir d'applications modélisées en UML, nous générons automatiquement un code
VHDL optimisé en fonction des ressources disponibles sur FPGA. Le code produit est simulable et
synthétisable sur le FPGA ciblé. Le flot de conception proposé a été utilisé avec succès dans le cadre
de la sécurité automobile, par exemple pour un algorithme de détection d'obstacles automatiquement
généré depuis une modélisation en UML.